AMD-Dokument enthüllt: Zen 6 wird viel mehr als nur ein Zen-5-Update

Ein offizielles Dokument enthüllt jetzt tiefgreifende Architektur-Änderungen bei AMDs kommenden Zen-6-Prozessoren, während ein separater Leak von einem gigantischen Cache berichtet. Im direkten Vergleich mit Zen 5 verändert sich einiges.

Zen 6 "Morpheus": Umbau der CPU

In den vergangenen Monaten gab es einige Gerüchte zu AMDs kommenden Zen-6-Prozessoren. So sollen Ryzen-CPUs mit 24 Kernen und riesigem 3D-V-Cache kommen, hieß es. Eine Roadmap zeichnete zudem ein Bild des vermeintlichen Release-Zeitraumes. Jetzt hat AMD allerdings erstmals offizielle Einblicke in die kommende Prozessorgeneration gewährt. Ein technisches Dokument bestätigt den internen Codenamen "Morpheus" und deutet auf fundamentale Änderungen an der Architektur hin, die weit über bloße Modellpflege hinausgehen.

Das Dokument mit dem Titel "Performance Monitor Counters for AMD Family 1Ah Model 50h-57h Processors" richtet sich primär an Softwareentwickler, verrät jedoch durch die gelisteten Überwachungsparameter viel über das Innenleben der CPU. Besonders auffällig ist die Abkehr von bisherigen Designphilosophien der aktuellen Zen-5-Reihe. Zen 6 scheint eine von Grund auf neu konzipierte Architektur zu sein, die aller Voraussicht nach im fortschrittlichen 2-Nanometer-Verfahren bei TSMC gefertigt wird.

Rückkehr zu getrennten Schedulern

Technisch besonders tief blicken lässt die Erwähnung von sechs separaten "Integer Scheduler Domains" im offiziellen Dokument. Bisherige Zen-Architekturen nutzten in den letzten Generationen oft einen vereinheitlichten Scheduler, der alle Recheneinheiten (ALUs) zentral verwaltete. Die Aufteilung in sechs unabhängige Bereiche deutet darauf hin, dass AMD die Komplexität reduzieren möchte, um höhere Taktraten oder eine bessere Energieeffizienz zu erreichen.

Vereinfacht ausgedrückt: Statt eines einzigen Managers, der alle Aufgaben verteilt und dabei zum Flaschenhals werden kann, gibt es nun mehrere spezialisierte Vorarbeiter für kleinere Gruppen. Das minimiert Wartezeiten innerhalb des Prozessors, erhöht aber die Anforderungen an die Hardware-Steuerung, damit keine Recheneinheit untätig bleibt.


Zusätzlich bestätigt das Dokument (via InstLatX64 auf X)die native Unterstützung für FP16-Befehlssätze. Diese halbgenauen Fließkomma-Berechnungen sind im Bereich der Künstlichen Intelligenz und des maschinellen Lernens essenziell. Durch die Verarbeitung von FP16-Daten direkt auf der CPU könnte Zen 6 Aufgaben im Bereich KI deutlich effizienter bewältigen als seine Vorgänger, ohne dass zwingend eine dedizierte NPU (Neural Processing Unit) eingreifen muss.

Neue Gerüchte zum Cache

Ein viel diskutiertes Thema im Bereich der Consumer-Varianten der CPUs ist zudem der L3-Cache. Wie Leaker HXL auf X berichtet, könnte AMD bei den kommenden X3D-Modellen neue Maßstäbe setzen. Es wird vermutet, dass Zen 6 bis zu 144 MB Cache pro Core Complex Die bereitstellen könnte. Da High-End-Prozessoren oft über zwei dieser Rechenchips verfügen, würde das in einem massiven Gesamtspeicher von 288 MB resultieren. Aktuelle Spitzenmodelle operieren meist mit deutlich weniger Speicher.

Ein solcher Sprung würde Latenzen drastisch reduzieren. Denn je größer der L3-Cache ist, desto seltener muss die CPU auf den vergleichsweise langsamen Arbeitsspeicher zugreifen. Das kommt insbesondere datenintensiven Anwendungen und modernen Spielen zugute, da Frameraten stabilisiert und Mikroruckler minimiert werden.

Diese aggressive Strategie kommt nicht von ungefähr. Der Konkurrent Intel bereitet mit "Nova Lake" ebenfalls eine Architektur vor, die Gerüchten zufolge auf einen "Big Last Level Cache" (bLLC) setzt, der ebenfalls Kapazitäten in der Größenordnung von 288 MB erreichen soll. Alles deutet auf ein Kopf-an-Kopf-Rennen hin, bei dem Speicheranbindung und Architektur-Effizienz über die Marktführerschaft entscheiden werden.
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