Intel will zukünftig viele Prozessor-Chiplets aufeinander stapeln

Der Halbleiterkonzern Intel hat auf seinem Architecture Day einen Ausblick auf die kommende Entwicklung bei seinen Prozessoren gegeben. Die Ankündigung soll dabei vor allem auch ein wenig als Befreiungsschlag dienen, nachdem es in der Praxis zuletzt nicht so gut lief. Die Ankündigungen des Unternehmens sind aber nun durchaus vielversprechend. Und dabei spielen neue CPUs auf Basis kleiner werdender Designs zwar durchaus auch ihre Rolle, wichtiger scheinen aber dann doch die geplanten Umbrüche im grundlegenden Prozessor-Design zu werden. Hier machte Intel ja schon vor einiger Zeit deutlich, dass die Reise hin zu so genannten Chiplets geht, die miteinander kombiniert werden. Und nun holt sich das Unternehmen auch noch Anleihen von den Flash-Herstellern und will die einzelnen Prozessor-Module zukünftig stapeln.

Bei den Chiplets handelt es sich um einzelne Module, die beispielsweise mehrere CPU-Kerne, Grafikeinheiten und andere Bestandteile des gesamten Chips mitbringen. Diese können dann je nach Bedarf miteinander kombiniert werden - entweder zu Chips mit hohen Core-Zahlen oder eben auch SoCs für besondere Anforderungen. Und damit mehrere Chiplets aneinandergeflanscht werden können, ohne zu viel Fläche zu benötigen, plant Intel nun eben die Stapelung der Dies, was als "Foveros 3D" bezeichnet wird. Der Weg zum Stapel

Zwischenschritt 2D-"Stapelung"

Das ist keine grundlegend neue Idee, sondern wird bei der Produktion von Flash-Speichern bereits sehr erfolgreich praktiziert. Bis zu 96 Layer werden hier bereits übereinander gestapelt, um die Speicherdichte auf einer bestimmten Fläche nach oben zu treiben. Die hohe Kunst des Chipdesigns besteht hier darin, an den richtigen Punkten Durchbrüche in die Dies zu bauen, über die dann Verbindungen zwischen den Ebenen hergestellt werden können. Das bringt gegenüber der Koppelung über einen zentralen Controller erhebliche Performance-Gewinne.

Bevor allerdings Foveros 3D zum Einsatz kommt, setzt Intel erst einmal auf eine so genannte 2D-Stapelung. Dabei handelt es sich im Kern um eine Zwischenstufe, durch die man trotz der Probleme mit der 10-Nanometer-Produktion vorankommt. Auch hier kommen verschiedene Chiplets zum Einsatz - darunter Core-Dies mit 10-Nanometer-Design und Controller-Module mit 14 Nanometern, die in der Fläche zusammengeführt werden und das klassische monolithische Design zumindest im Ansatz überwinden.

Siehe auch: Intel will das 10nm-Fertigungsdrama mit Umbau der Sparte lösen