TSMC: Natürlich ist das Mooresche Gesetz noch lange nicht am Ende

Das berühmte Moorsche Gesetz ist alles andere als an seinem Ende angekommen. Zumindest will man beim weltweit größten Auftrags-Chiphersteller TSMC nichts von entsprechenden Andeutungen, die immer wieder kursieren, wissen. Denn teils werde die Aussage des Intel-Gründers Gordon Moore schlicht falsch verstanden. Denn das vermeintliche Gesetz - oder besser gesagt die Prognose - spricht nicht von einer regelmäßigen Verdoppelung der Performance, sondern von der Transistor-Dichte. Das betonte Godfrey Cheng, der neue Marketing-Chef des Konzerns. Und während die Performance lange durch immer höhere Taktraten und durch optimierte Architekturen hochgetrieben wurde, setzt man seit einiger Zeit viel stärker auf Parallelisierung.

Als aktuelles Beispiel der Integration einer extrem hohen Zahl von Transistoren präsentierte TSMC sein neues N5P-Verfahren. Wenn dieses im Jahr 2021 auf den Markt kommt, werden die so hergestellten Produkte mit zu den Chips gehören, die mit die größte Transistordichte aufweisen. Im allgemeinen Sprachgebrauch wird hier dann von 5-Nanometer-Architekturen die Rede sein.

Übers Chiplet zum 3D-Chip

Cheng rechnet unter anderem damit, dass die Packungsdichte auf einer gegebenen Fläche zukünftig auch dadurch gesteigert wird, dass man mehrere Layer aufeinanderschichtet und so mit dreidimensionalen Strukturen arbeitet. Bei einfacheren Architekturen wie Flash-Speichern kommt ein solches Konzept immerhin schon erfolgreich zum Einsatz, bis es bei Prozessoren umgesetzt wird, dauert es allerdings noch etwas.

Erst einmal läuft für TSMC aber alles auf einen verstärkten Einsatz so genannter Chiplets hinaus. Dabei handelt es sich im Kern um erweiterte System-on-Chip (SoC)-Architekturen. So zeigte man unter anderem einen Interposer, auf dem zwei große Prozessor-Dies mit acht HBM2-Speichermodulen zusammengefasst wurden. Ein solches Produkt kann beispielsweise als einzelner Rechenknoten in Clustern arbeiten.

Siehe auch: 10, 7, 5... TSMC bereitet Bau von Werk für 3-Nanometer-Chips vor