IBM: So schrumpfen Chips unter die 1-Nanometer-Grenze

Der US-Technologiekonzern IBM hat einen neuen Ansatz vorgestellt, mit dem man den Bau von immer kleineren Halbleiterprodukten mit immer höherer Transistordichte ermöglichen will. Letztlich sollen damit Chips mit weniger als einem Nanometer Strukturbreite möglich sein.

IBM will Transistordichte mit neuem Ansatz steigern

Das Mooresche Gesetz stößt seit einigen Jahren zunehmend an seine Grenzen, schließlich muss immer mehr Aufwand betrieben werden, um die Strukturbreiten moderner Chips weiter schrumpfen zu lassen. IBM hat jetzt seine Variante eines möglichen Auswegs präsentiert, bei dem die Transistordichte in neuen Chips weiter gesteigert werden kann, um letztlich rechnerische Strukturbreiten von nur noch 0,1 Nanometern zu erreichen.

Der US-Konzern hat eine Fertigungstechnologie entwickelt, mit der man aktuell in der Lage sein will, Chips mit einer Strukturbreite von nur noch 0,7 Nanometern bzw. 7 Angstrom (7A) zu erreichen, wenn man die aktuell üblichen Maßstäbe für die sogenannten Nodes der Chipfertigung ansetzt. IBM: Roadmap für Chiptechnologien

Transistoren auf mehreren Stockwerken, nicht nur gestapelte Wafer

IBM will nach eigenen Angaben auf sogenannte Nanostacks setzen und dabei Transistoren in mehreren Ebenen übereinander anordnen. Dabei werden mehrere sogenannte Nanosheets - also Ebenen von Transistoren - leicht versetzt "gestapelt" positionieren und so bei gleichbleibender Grundfläche eine erhebliche Steigerung der Transistordichte erreichen. Auf diesem Weg wird der Zwang überwunden, die Strukturbreite auf horizontaler Ebene weiter zu reduzieren.


Nach Angaben von IBM hat man dazu neue Technologien entwickelt, mit denen die Vorder- und Rückseite der versetzt angeordneten Transistoren auf den verschiedenen Ebenen jeweils getrennt mit Signalen und Energie versorgt werden können. Durch das sogenannte Single Dieelectric Bonding sollen die Transistoren auf den unterschiedlichen Ebenen außerdem unabhängig optimiert werden können, heißt es. IBM: Nanosheets vs. Nanostacks

50 Prozent mehr Leistung gegenüber 2nm

IBM zufolge kann die neu entwickelte Nanostack-Technologie bei CPUs, GPUs oder auch bei Speicherprodukten verwendet werden. Das Resultat sollen eine um bis zu 50 Prozent gesteigerte Leistung oder eine um bis zu 70 Prozent verbesserte Effizienz im Vergleich zu aktuellen 2-Nanometer-Chips sein.

Bei all dem ist zu bedenken, dass IBM hier nicht etwa einen Weg gefunden hat, die horizontalen Abstände zwischen den Transistoren und anderen Strukturen in einem Chip zu schrumpfen. Im Grunde adaptiert man einen Ansatz, der von TSMC, Intel und anderen Chipfertigern schon seit einigen Jahren verfolgt wird. Man baut in die Höhe, statt den Abstand auf der Fläche zu reduzieren.

Anders als TSMC & Co setzt IBM aber nicht einfach darauf, mehrere Wafer-Schichten in Form von Nanosheets zu stapeln, sondern will seine Transistoren stattdessen in mehreren Stockwerken innerhalb dieser sogenannten Nanosheets anordnen. IBM selbst setzt ebenfalls seit einiger Zeit auf Nanosheets, um höhere Transistordichten zu erreichen.

Bis IBM seine Nanostack-Technologie in ersten Chips zum Einsatz bringt, wird es noch einige Zeit dauern. IBM spricht von etwa fünf Jahren, bis der Ansatz zu Chips mit einer theoretischen Strukturbreite von 0,7 Nanometern führen soll. Da das Unternehmen selbst nicht mehr als Chipfertiger aktiv ist, können Drittfirmen die Technologie lizenzieren und sie in Partnerschaft mit IBM einsetzen. Bisher ist dies zum Beispiel beim japanischen Fertiger Rapidus oder auch bei Samsung der Fall.


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